RS-flip-flop. eragiketa, diagrama funtzionala, trantsizio mahai-printzipioa

Eragin - gailu sinple bat makina digital bat da. bi egoera egonkortasun ditu. baldintza horietako bat balio "1" esleitzen zaio, eta beste - "0". Trigger baldintza, eta bertan gordetzen den informazio bitarra balioa, irteera seinaleak zehaztuko da: Zuzeneko eta alderantzizko. Kasu honetan, non zuzeneko irteera potentziala ezartzen da, eta horrek logika bat dagokio ere, flip-flop egoerari unitatea (alderantzizko irteera at potentziala da zero) izenekoa. zuzeneko irteera ez da balizko bada, orduan trigger baldintza deritzo zero.

Abiarazleak dira ezaugarri hauek sailkatu:

1. informazioa (sinkronoak eta asinkronoak) grabaketa metodoa By.

2. control informazioa (estatistikak, dinamikoa, bakar-etapa, multistage) bidez.

3. konexioak logikoa gauzatzeko moduan (JK-flip-flop, RS-abiarazleak, T-Triger, D-flip-flop eta beste mota).

abiarazleak mota guztietako parametro nagusiak sarrerako seinalea iraupena, atzerapen denbora flip-flop piztea, eta funtzionamendu denbora ahalbidetuz beharrezkoak balioa handiena dira.

Artikulu honetan, hitz egin Gailu mota hau, RS-flip-flop buruz utzi. Hemen bi mota dira: sinkronoak eta asinkronoak.

Asynchronous RS-flip-flop bi lerro konstruktiboan (R eta S) sarrerako du. Gailu honek trantsizio mahai arabera funtzionatzen.

hala nola, flip-flop debekatuta gailua sarrera aldean seinaleak konbinazioa da, ziurgabetasun egoera bat eragiten. konbinazio hori baldintza bat RtSt = 0 gisa adieraz daiteke. murriztuz In Karnaugh Mapan erakutsitako lege trigger operazioa, eta horrek ezaugarri ekuazioa deritzo: Q (t + 1) = St V R'tQt. Horrela RtSt zero da.

On the diagram funtzionala RS-flip-flop asinkronoak mota NAND eta NOR elementu bigarren performance erakusten.

Bigarren mota - sinkronoak RS-FF. Horrelako gailu bat da egituraz hiru zuzeneko sarrera S ditu, R, eta C. the sinkronoak eta asinkronoak mota flip-flop arteko desberdintasuna sinkronizazioa sarrera (C) presentzia da. Beharrezkoa da, honako arrazoiak direla eta: gailu sarrera batean (logika elementu) seinaleak bidaltzen dira ez delako beti aldi berean. Izan ere, mota ezberdinak eta hori atzerapen ezberdinak dituzte nodo kopurua pasatzen dutela ondorioz. Fenomeno horri "match". a hala nola, "gertakari" ondorioz, lortutako seinalearen balioak beste seinale aurreko balioen gainean jarriko dira. Hori guztia bat faltsua alarma gailuak dakar.

fenomeno hori sarrera-seinaleak denbora gating gailu aplikatuz kendu daiteke. Hain zuzen ere, NAND ate sarrera zuzenean informazio seinaleak emandako gakoa sinkronizatzen lekaleak ezik, denbora sarrerako seinaleak informazio hori astirik sarrera kalera blokeatu.

logika fase kommutazio RS-flip-flop eta logika haiek kontrolatzen funtzionamendua zuzena baldintza nagusia - Rt unacceptability aldi bereko ekintza edo seinalea St, aldaketa gailu bat, eta informazioa berreskuratzeko irteera Q-ra (t + 1) flip-flop. Ildo horretan, balizko serie bakarra sinkronoak elementuak dituzte.

RS-mota flip-flop sinkronoak ezaugarria ek ekuazio irudikatzen: Q (t + 1) = StCt V R'tQt V QtC't.

Argazkia RS-trigger sinkronoak mota NAND erakusten. Sarrerako ETA ateak, EZ unitate logikoa da aldaketa datu sarrerak S edo R transmititu behar diren sarrera RS asinkronoa idatz latch alderantzizko sarrera denean bakarrik sinkronoak (C) seinalea sarrera logika bat.